O TMS320C54x é uma família de Processadores Digitais de Sinais (DSP) baseadas na avançada arquitetura Harvard a qual possui uma memória de programa e três memórias de dados. Estes processadores contém a ULA (Unidade Lógica Aritmética) que tem um alto grau de paralelismo, aplicação lógica específica em hadware, sobre memória de chip e periféricos adicionais no chip. Essa família de DSP também contém um conjunto de instruções especializados, que é a base de operações flexíveis e a velocidade dos DSP's.

Programas separados e espaçamento de dados permitem acesso simultâneo a programas de instruções de dados, fornecendo um alto grau de grau de paralelismo. Duas leituras e uma operação escrita podem ser realizados em um único ciclo. Instruções com armazenamento paralelo e aplicações de instruções específicas podem ser completamente utilizadas com esta arquitetura. Além disso, dados podem ser transferidos entre programas de dados e espaço. Cada paralelismo suporta um potente conjunto de aritméticas, lógicas e operações de manipulação de bits as quais podem ser todas operadas em um único ciclo de máquina. Além disso o 'C54X' inclui mecanismos de controle para gerenciar interrupções, repetidas operações, e funções de chamadas.

A tabela 1 mostra as características da geração dos DSP's C54X. A tabela mostra características significativas de cada instrução incluindo capacidade das memórias RAM´s e ROM´s "on-chip" .

Os DSPs uma avançada arquitetura Harvard que maximiza o processamento pela mantendo três estrutura de barramentos para memória de dados e uma para memória de programas. O programa separado e os espaços de dados permitem acessar simultaneamente as instruções de programa e de dados , provendo um alto grau de paralelismo. Por exemplo, duas operações de leitura e uma de escrita podem ser realizadas num só ciclo. Em adição, dados podem ser transferidos entre espaços de programas e de dados. Cada paralelismo suporta operações e manipulações lógicas, aritméticas que podem ser realizadas em um simples ciclo de máquina. O DSP inclui mecanismos de controle para interrupções, operações repetitivas e chamadas de funções.

O diagrama de bloco funcional inclui os principais blocos e estruturas de barramentos nos dispositivos '54x

A Unidade Central de Processamento contém:

• Uma unidade lógica aritmética (ULA) de 40-bit
• Dois acumuladores de 40-bit
• Um barrel shifter
• Um bit multiplicador/somador 17 x 17
• Uma unidade comparadora, seletora e gravadora (CSSU)

O dispositivo 'C54x realiza aritmética complementar- 2s usando: uma unidade lógica aritmética (ULA) de 40-bit e dois acumuladores de 40-bit (ACCA e ACCB). A unidade lógica aritmética também pode realizar operações booleanas.

A ULA pode funcionar como duas ULAs de 16-bit e realizar duas operações de 16-bit simultaneamente quando o bit C16 do registrador de status 1 (ST1) está setado.

Os acumuladores, ACCA e ACCB, armazenam a saída da ULA ou do bloco multiplicador/somador; Os acumuladores podem também desempenhar uma segunda entrada para a ULA ou o multiplicador/somador. Os acumuladores são divididos em 3 partes:

• Guard bits (bits 32-39)
• A high-order word (bits 16-31)
• A low-order word (bits 0-15)

Instruções são fornecidas pelo armazenamento dos guard bits , acumuladores high/low order word na memória de dados, e para manipular acumulador de 32-bit dentro ou fora da memória de dados. Também, alguns dos acumuladores podem ser usados como gravador temporário para outros.

O barrel shifter '54x tem uma entrada de 40-bit conectados ao acumulador ou memória de dados (CB,DB) e uma saída de 40-bit conectadas a ULA ou mémoria de dados (EB). O barrel shifter produz um deslocamento a esquerda de 0 a 31 bits e um deslocamento a direita de 0 a 16 bits na entrada de dados. Os deslocamentos requeridos são definidos no campo contador/deslocador (ACM) do ST1 ou definido no registrador temporário (TREG), o qual é destinado como registrador contador/deslocador. Este deslocador e o detector normaliza o valor num acumulador em um ciclo simples. Os últimos bits significativos (LSBs) das saídas são deixadas como zero e os bits mais signigicativos (MSBs) podem ser zero ou um sinal estendido, dependendo do estado do modo do bit de sinal estendido (SXM) do ST1. Adicionalmente a capacidade do deslocador permite ao processador realizar escalonamentos numéricos, extração de bit, aritmética estendida e operações de prevenção de overflow.

Ó multiplicador/somador realiza uma multiplicação complementar 2s de 17 x 17 bits com um acumulador de 40-bit num ciclo de instrução simples. O bloco multiplicador/somador consiste de vários elementos: um multiplicador, um somador, um controle de entrada com/sem sinal, um controle fracional, um detector de zero, uma lógica de saturação/overflow e TRG.

O multiplicador tem duas entradas: uma entrada é selecionada no TRG, um operando de memória de dados, ou um acumulador; o outro é selecionado da memória de programa, memória de dados, um acumulador ou um valor imediato. A ata velociadade do chip multiplicador permite o '54x realizar operações como uma convolução, correlação e um eficiente filtragem.

Em adição, o multiplicador e a ULA juntas executam computações de multiplicação/acumulação (MAC) e operações ULA em paralelo nos ciclo simples de instruções. Esta função é utilizada na determinação da distância de EUclid, e em implementações simétricas as quais são requeridas por algoritmos complexos do DSP.

A unidade de comparação, seleção e armazenamento (CSSU) realiza o máximo de comparações entre high e low word do acumulador , permite o teste/controle do bit de sinalização (TC) do registrador de status 0 (ST0) e o registrador de transição (TRN) guardar a história da transações, e seleciona uma word maior no acumulador para ser armazenada na memória de dados.

Controle de programa é provido pelos vários mecanismos de hardware e software:

• O programa controlador decodifica instruções, gerencia o pipeline, armazena os status de operações, e decodifica operações condicionais. Alguns dos elementos de hardware incluidos no programa controlador são o contador de programa, o registrador de status e controle, a pilha, e a geração de endereço lógico.
• Alguns dos mecanismos de software usados para controle de programa incluem ramificações, chamadas, instruções condicionais, uma repetição de instrução, reset, e interrupções.

Há três modos power-down, ativados pelas instruções IDLE1, IDLE2, e IDLE3. Nestes modos, os dispositivos 'C54x entram num estado inativo e dissipa consideravelmente baixa potência quando na operação normal. A instrução IDLE1 é usada para desligar a CPU. A instrução IDLE2 é usada para desligar a CPU e periféricos. A instrução IDLE3 é usada para desligar o processador ‘54x completamente. Estas instruções param o circuitoPLL tão bem como a CPU e periféricos.

A arquitetura do dispositivo 'C54x é construída em torno de oito maiores barramentos de 16 bits :

• Um barramento de leitura de programa (PB), que carrega os códigos de instruções e imediatamente opera da memória de programa
• Dois barramentos de leitura de dados (CB, DB) e um barramento de escrita de dados (EB), que interconectam vários elementos, como a CPU, lógica de geração de endereço de dados, lógica de geração de endereço de programa, periféricos on-chip, e memória de dados.
• CB e DB carrega a leitura de operações da memória de dados
• EB carrega os dados a serem escritos na memória
• Quatro barramentos de endereço(PAB, CAB, DAB, e EAB), que carregam os endereços necessários para execução de programas

O dispositivo 'C54x tem a capacidade de gerar dois endereços de memória de dados por ciclo, que são armazenadas em duas unidades aritméticas de registro auxiliares (ARAU0 e ARAU1).

O PB pode carregar dados operando armazenados no espaço de programa (por exemplo, uma tabela de coeficiente) para o múltiplo pela operação multiplicar/acumular ou para destinação no espaço de dados pela instrução mover dados. Esta capacidade permite implementação das instruções de ciclos simples de três operandos como as FIRS.

O dispositivo 'C54x também tem um barramento bidirecional no chip para acesso dos periféricos ; este barramento é conectado ao DB e EB através da troca de barramento na interface da CPU. Usando acessos este barramento pode requerer mais que dois ciclos para ler e escrever dependendo da estrutura periférica.

O dispositivo 'C54x pode ter barramentos keepers conectado no barramento de dados. O barramento keepers assegura que o barramento de dados não flutue. Quando barramentos keepers são habilitados, o barramento de dados mantém este nível anterior. Setando o bit 1 do registrador de controle switching bank (BSCR) habilita barramentos keepers e apagando bit 1 disabilita o barramento. Um reset automaticamente disabilita o barramento.

A faixa de endereço de memória total para o host dos dispositivos 'C54x são 192K 16-bit words. O espaço de memória é dividido dentro de três segmentos de memória específicos: programa 64K-word , dados 64K-words e I/O 64K-words. O espaço de memória de programa contém instruções para ser executadas tão bem como uso de tabelas na execução. O espaço de memória de dados armazena dados usados pelas instruções. A memória I/O espaça interface para periféricos mapa de memória externo e pode também servir de espaço de armazenamento de dados extra.

O paralelo natural da arquitetura destes DSPs os permite realizar quatro operações de memória em um ciclo de maquina conhecido: busca de instruções, leitura de dois operadores, e escrita de um operador. Os quatro barramentos paralelos são barramento de leitura de programa (PB), barramento de escrita de dados (EB), e dois barramentos de leitura de dados (CB e DB). Cada barramento acessa diferente espaço de memória para para diferentes aspectos de operação do DSP. Adicionalmente, esta arquitetura permite leitura de operações dual, acesso 32 bit-long-word, e leitura simples com armazenamento paralelo. Os DSPs ‘54x incluem memória no chip para ajudar no sistema de performance e entegração.

Característica de 2k-word x 16 bits na ROM.

Característica de 10k word x 16 bits

Cada um destes blocos de RAM podem ser acessadas duas vezes por ciclo de máquina. Esta memória é intencionada primeiramente a armazenar valores de dados, entretanto, pode ser usada para armazenar programas. No reset , a DARAM é mapeada no espaço de memória de dados. DARAM podem ser mapeadas no espaço de memória de programa/dados pelo ajuste do bit OVLY do registrador PMST.

Os dispositivos '54x tem uma opção mascarável para proteção dos dados armazenados.

O espaço de endereço da memória de programa no ‘54x é de 64K para 16-bit de palavras. Softwares podem configurar suas células de memória para residir dentro ou fora do mapa de endereços de programa. Quando as células são mapeadas dentro do espaço da memória, o dispositivo automaticamente acessa elas quando seus endereços estão limitados. Quando o programa de geração lógica de endereços(PAGEN) gera um endereço fora deste limite, o dispositivo gera automaticamente um acesso externo. A vantagem de operações da memória interna do chip são as seguintes:

• Alta performance devido a necessidade de nenhuma estado de espera;
• Custo mais baixo que a memória externa;
• Baixa potência em relação a memória externa;

A vantagem de se operar com memória fora do chip é a capacidade de se acessar um grande espaços de endereços.

O reset, interrupt, e trap são vetores de endereçamento no espaço de memória. Estes vetores são flexíveis – dizendo que o processador, quando levado para o trap, carrega o programa contador(PC) com o endereço trap e executa o código no vetor de localização. Quatro palavras são reservadas na localização de cada vetor para acomodar um atraso de instrução branch, e também duas 1-palavra de instrução ou uma 2-palavras de instrução, que permitem ramificações para apropriado serviço de rotina de interrupção sem suspensão.

No recurso de reset, os vetores reset, interrupt, e trap são mapeados para o endereço FF80h no espaço de programa. No entanto, estes vetores podem ser remapeados para o início de alguma página da palavra-128 no espaço de programa depois da instrução de reset. Isto é feito pelo carregamento do vector interrupt pointer(IPTR)bits no PMST regsitrador com o apropriado endereço da palavra-128. Depois de carregador o IPTR, algum uso do vetor interrupt ou trap são mapeados para a nova palavra-128. Por exemplo:

STM #05800h,PMST ; remapeamento do vetor no início em 5800h.

Este exemplo move o vetor interrupt para o espaço de programa no endereço 05800h. Alguma interrupção subsequente(exceto para a instrução reset) envia este vetor interrupt para uma nova localização. Por exemplo, se, depois de carregado o IPTR, um INT2 ocorre , a rotina do vetor de interrupção é enviada da localização 5848h no espaço de programa como oposição para a localização FFC8h. Esta características facilita o movimento do vetor designado fora do boot de ROM e então remove a ROM do mapa de programa. Um dos códigos do sistema é carregado para o sistema do boot-loader código, residente na ROM, a aplicação recarrega o IPTR com o valor apontado para o novo vetor. No exemplo previsto, a instrução STM é usada para modificar o PMST. Note que a instrução STM modifica não somente o IPTR mas outro status/ bits de controle no registrador PMST.

NOTE: O hardware do vetor reset(RS) não pode ser mapeados, porque o hardware reset carrega o IPTR com 1s. Como resultado, o vetor reset é sempre enviado na localização FF80h no espaço de memória. Além disso, para ‘54x, 128 palavras são reservadas no chip ROM para instrução de testes. Códigos de aplicações escritas para ser implementadas no Chip ROM deve reservar 128 palavbras no endereço FF00h-FF7Fh no espaço de programa.

O espaço de memória de dados no ' 54x, contém 64k de 16-bits. O componente acessa automaticamente a RAM quando endereçado com estes limites. Quando um endereço é gerado fora dos limites da RAM, o componente gera um acesso externo automático.

A vantagem de operações da memória interna do chip são as seguintes:

• alta performance devido a nenhum estado de espera ser necessário
• custo menor que memória externa
• baixa potência que memória externa
• alta performance devido a melhora do fluxo

A vantagem de se operar com memória fora do chip é a capacidade de se acessar um grande espaços de endereços.

Um bootloader é provido no chip básico '54x junto com o chip de ROM. Este bootloader pode usado para transferir códigos de uma fonte externa para algum lugar na memória de programa na ligação automática. Se MP/MC do componente é amostrado baixo durante o reset do hardware, execução começa na localização FF80h do chip ROM. Este local contém uma instrução branch para o começo do programa boot-loader. O componente básico do '54x contém diferentes caminhos para dowloaded códigos para acomodar vários sistemas requeridos.

• Paralelas de 8 bits ou 16 bits EPROM
• Paralela de I/O espaços de 8-bits ou 16 bits (modo)
• Boot serial de portas seriais 8-bits ou 16 bits ( modo)
• Host port interface boot ('542, '545, '548, e '549)
• Warm boot

Cada dispositivo '54x tem um total de 64K I/O na porta . Estas portas podem ser endereçadas pela instrução da porta PORTR ou a instrução PORTW. O sinal IS indica uma leitura/escrita operação através de uma I/O da porta. O dispositivo pode interfacear facilmente com um dispositivo externo através da I/O da porta, requerendo um mínimo de decodificação do endereço fora do chip.

O dispositivo '54x tem como característica um circuito temporizador de 16-bit com quatro bits pré-escalar. Cada tempo o contador decrementa para zero, um temporizador de tempo é gerado. O temporizador pode ser parado, reiniciado, ou desabilitado por um específico status de bits.

O gerador de clock do dispositivo '54x consiste de um oscilador interno e uma phase-locked loop(PLL) circuito. O gerador de clock requer um clock de referência de entrada, que pode ser provido pelo uso de um cristal ressonante com o oscilador interno, ou de uma fonte de clock externo. A entrada do clock de referência é então também dividida por dois para gerar clocks para o dispositivo '54x, ou PLL circuito pode ser usado para gerar o dispositivo de clock ou pela multiplicação do clock de referência por um fator escalar, permitindo o uso da fonte de clock com baixa frequência em relação a CPU.

A maioria dos dispositivos têm 26 memórias mapeadas no registrador da CPU, que são mapeados dentro da memória de dados localizada nos endereços 0h a 1Fh. Cada um desses dispositivos tem um conjunto de registradores de memórias mapeadas associadas com periféricos. A tabela mostra uma lista de CPU registradores de memórias mapeadas(MMR) comum para todos dispositivos '54x.

Esta seção é um sumário das instruções de programação assembler para os dispositivos do 'C54x

REFERÊNCIAS BIBLIOGRAFICAS :

http://www.ti.com